CEO Nvidia: Đột phá chip của Huawei không phải mối đe dọa với TSMC

2 giờ trướcBài gốc

Tại hội nghị ở thành phố Thượng Hải (Trung Quốc) hôm 25/5, Huawei đã giới thiệu Định luật Mở rộng Tau, nguyên lý mà công ty cho rằng có thể định hướng sự phát triển chip trong bối cảnh Định luật Moore suy yếu.

Nguyên lý thiết kế chip mới của Huawei tập trung vào việc tăng tốc độ truyền tín hiệu thay vì tiếp tục thu nhỏ bóng bán dẫn (transistor), có thể mở ra con đường giúp Trung Quốc chế tạo chip tiên tiến bất chấp các lệnh trừng phạt từ Mỹ. Tuy nhiên, liệu đây có thực sự là một bước đột phá hay không vẫn còn phải chờ kiểm chứng.

Từ năm 2019, Trung Quốc bị cấm nhập khẩu các máy EUV (quang khắc cực tím bước sóng cực ngắn) tiên tiến nhất của ASML. Điều này khiến các hãng chip Trung Quốc khó theo kịp TSMC (Đài Loan) trong cuộc đua sử dụng tiến trình sản xuất ngày càng nhỏ hơn để tạo ra chip mạnh hơn. TSMC hiện là nhà sản xuất chip theo hợp đồng lớn nhất thế giới.

Trong nhiều thập niên, ngành bán dẫn vận hành dựa trên Định luật Moore, tức số lượng bóng bán dẫn trên vi mạch sẽ tăng gấp đôi sau khoảng mỗi hai năm.

Tuần này, Huawei giới thiệu hướng tiếp cận khác: giảm thời gian tín hiệu di chuyển bên trong chip và giữa các hệ thống tính toán lớn bằng Định luật Mở rộng Tau. Kỹ thuật cốt lõi của Huawei mang tên LogicFolding nhằm sắp xếp các mạch logic, mạch tương tự và bộ nhớ theo cấu trúc xếp chồng với mức độ kết nối chặt chẽ hơn. Theo Huawei, cách làm này có thể cải thiện mật độ bóng bán dẫn, hiệu suất và tốc độ xung nhịp trong thập niên tới.

Những người ủng hộ cho rằng đây là cách kéo dài đà phát triển của ngành chip khi tốc độ cải tiến công nghệ sản xuất đang dần chậm lại.

“Với Huawei, chip đang đối mặt hai giới hạn lớn. Một là Định luật Moore chắc chắn sẽ chạm đến ‘bức tường vật lý’ trong vòng một thập niên tới”, bà Hà Đình Ba, Chủ tịch mảng bán dẫn của Huawei, nói với Nhân dân Nhật báo.

“Giới hạn còn lại mang tính tình huống, bởi các lệnh hạn chế từ bên ngoài khiến Huawei chạm tới ‘bức tường’ đó sớm hơn các đối thủ”, bà nói, ám chỉ các lệnh trừng phạt của Mỹ liên quan đến việc nhập khẩu máy EUV tiên tiến.

Hà Đình Ba giới thiệu Định luật Mở rộng Tau tại Hội nghị quốc tế IEEE về mạch và hệ thống hôm 25/5. Ảnh: Huawei

Tuy nhiên, một số người cho rằng việc giảm độ trễ tín hiệu vốn từ lâu đã là mục tiêu quen thuộc trong thiết kế chip. Nhiều ý tưởng cốt lõi mà Huawei đưa ra thực chất khá giống các công nghệ đã tồn tại như xếp chồng chip 3D, đóng gói tiên tiến và tối ưu hóa hệ thống.

“Đây là bước đột phá với Huawei, nhưng không phải mối đe dọa cho TSMC”, ông Jensen Huang, Giám đốc điều hành Nvidia, nói với các phóng viên tại Đài Loan hôm 28/5.

“TSMC đã sử dụng công nghệ xếp chồng khuôn chip và đóng gói 3D từ gần 10 năm nay. Công nghệ của họ hiện rất tiên tiến”, ông nhận xét.

Jensen Huang cho rằng đột phá chip của Huawei không phải mối đe dọa với TSMC. Ảnh: SV

Không phải ý tưởng mới?

Trong cuộc đua xây dựng các hệ thống tính toán mạnh hơn, ngành chip từ lâu đã áp dụng công nghệ đóng gói tiên tiến để xếp chồng các chip theo chiều dọc.

TSMC là một trong những công ty đi đầu với công nghệ đóng gói SoIC, cho phép tích hợp chặt chẽ hơn các chiplet khác nhau để giảm kích thước và cải thiện hiệu suất.

Chiplet là những chip nhỏ chuyên dụng được ghép lại với nhau để tạo thành một bộ xử lý lớn và phức tạp hơn.

Các hãng chip nhớ hàng đầu thế giới như Samsung Electronics và SK Hynix cũng sử dụng công nghệ xếp chồng và đóng gói 3D tiên tiến để sản xuất chip nhớ nhiều lớp (thành phần quan trọng trong các chip AI), đồng thời cải thiện hiệu suất và tiết kiệm năng lượng.

Theo ông Liêu Hằng - nhà khoa học trưởng bộ phận bán dẫn Huawei, LogicFolding có thể vượt xa các kỹ thuật xếp chồng mạch tích hợp 3D phổ biến hiện nay nhờ khả năng “chia tách rất tinh vi và cẩn thận các đường dẫn quan trọng của mạch logic trên nhiều lớp”.

Tuy vậy, các nhà phân tích của công ty nghiên cứu Bernstein (Mỹ) cảnh báo rằng việc xếp chồng nhiều lớp chip tuy giúp tăng mật độ bóng bán dẫn nhưng cũng làm tăng mật độ công suất và có nguy cơ làm quá nhiệt chip. Ngoài ra, tỷ lệ sản phẩm đạt chuẩn và chi phí sản xuất chip cũng sẽ là rào cản lớn với việc thương mại hóa.

Lộ trình phát triển chip của Huawei cũng cho thấy những thách thức này. Bà Hà Đình Ba cho biết phương pháp mới sẽ cần các công cụ thiết kế bán dẫn hoàn toàn mới dành cho kiến trúc chip gấp lớp, cũng như những giải pháp tản nhiệt tốt hơn cho các thiết bị từ smartphone đến các trung tâm dữ liệu AI quy mô lớn.

“Phương pháp không tối ưu diện tích ở cấp độ chip mà tối ưu toàn hệ thống dựa trên yếu tố thời gian sẽ làm thay đổi đáng kể yêu cầu với các nhà cung cấp phần mềm EDA”, ông Handel H. Jones, Giám đốc điều hành hãng tư vấn International Business Strategies, phát biểu tại một hội thảo về Định luật Mở rộng Tau hôm 26/5.

EDA (tự động hóa thiết kế điện tử) là loại phần mềm chuyên dụng mà các kỹ sư dùng để thiết kế và kiểm thử chip trước khi sản xuất.

Phần mềm EDA do các công ty Mỹ như Cadence Design Systems và Synopsys phát triển đóng vai trò rất quan trọng trong việc tạo ra bản thiết kế cho các chip bán dẫn phức tạp.

Hôm 28/5, trang SCMP đưa tin các nhà nghiên cứu tại Đại học Bắc Kinh tuyên bố đạt bước đột phá về phần mềm thiết kế chip, sẽ hỗ trợ cho Huawei trong nỗ lực chế tạo chip tiên tiến để vượt qua các hạn chế thương mại từ Mỹ.

Theo thông báo từ Trường Vi mạch tích hợp, thuộc Đại học Bắc Kinh, công nghệ của họ là công cụ nguyên mẫu cho EDA.

Việc phát triển giải pháp EDA nội địa đã trở thành ưu tiên hàng đầu của Trung Quốc. Lý do vì Synopsys và Cadence Design Systems hiện thống trị thị trường EDA toàn cầu.

Công cụ EDA mới của Đại học Bắc Kinh tương thích với kiến trúc LogicFolding. Huawei đặt mục tiêu đến năm 2031 đạt mật độ bóng bán dẫn tương đương tiến trình 1,4 nanomet, nhưng không phụ thuộc vào các máy chế tạo chip phương Tây đang bị cấm xuất khẩu sang Trung Quốc theo các quy định từ Mỹ.

Phần mềm EDA truyền thống hoạt động giống một kiến trúc sư thiết kế tòa nhà chọc trời theo từng tầng, vẽ từng lớp 2D rồi mới chồng chúng lên nhau.

Theo nhóm nghiên cứu, công cụ nguyên mẫu mới của Đại học Bắc Kinh áp dụng phương pháp “3D thực sự”, xem chip đa lớp như một cấu trúc thống nhất trong quá trình thiết kế, cho phép tối ưu hóa toàn bộ cấu trúc xếp chồng theo chiều dọc để đạt hiệu suất tốt hơn.

Ở các thử nghiệm ban đầu trên những thiết kế mã nguồn mở đạt chuẩn công nghiệp, phương pháp EDA 3D này giúp giảm 30% tổng chiều dài dây dẫn bên trong chip, đồng thời cải thiện hiệu năng và khả năng tản nhiệt so với phần mềm thiết kế truyền thống, theo Đại học Bắc Kinh.

Trung Quốc đang thúc đẩy mạnh chiến lược tự chủ ở lĩnh vực này, khi từng bị Mỹ áp đặt các hạn chế bán phần mềm EDA. Biện pháp đó đã được Mỹ hủy bỏ vào tháng 7/2025.

Huawei tập trung vào chip Kirin mới

Tuyên bố cụ thể nhất của Huawei về Định luật Mở rộng Tau xoay quanh chip Kirin mới dành cho smartphone, dự kiến ra mắt cuối năm nay và là sản phẩm đầu tiên sử dụng kiến trúc LogicFolding.

So với thiết kế một lớp trước đây, chip Kirin mới được cho có thể tiết kiệm điện hơn 41% và tăng gần 13% tốc độ hoạt động tối đa, theo bà Hà Đình Ba.

Nếu đạt được ở quy mô thương mại, đây sẽ là những con số rất đáng chú ý. Tuy nhiên, Huawei chưa công bố tỷ lệ sản phẩm đạt chuẩn, chi phí sản xuất hoặc giải thích rõ mức cải thiện này so với các chip đối thủ được sản xuất bằng tiến trình tiên tiến hơn.

“Hiện chưa có dữ liệu cụ thể nào có thể được kiểm chứng độc lập hoặc dùng để so sánh trực tiếp với công nghệ của các đối thủ khác”, ông Lian Jye Su, nhà phân tích trưởng của công ty nghiên cứu công nghệ Omdia, nhận định.

Sơn Vân

Nguồn Một Thế Giới : https://1thegioi.vn/ceo-nvidia-dot-pha-chip-cua-huawei-khong-phai-moi-de-doa-voi-tsmc-252389.html